Video này hướng dẫn bạn quy trình sử dụng Vivado Design Suite để tạo một thiết kế logic đơn giản để triển khai trên Kit Artix-7 AC701. Bạn sẽ được hướng dẫn cách mô phỏng, tổng hợp và triển khai thiết kế. Cuối cùng, bạn sẽ tạo Bitstream và tải nó xuống chip FPGA để kiểm thực chức năng của thiết kế. Sau khi hoàn thành bài hướng dẫn trong video này, bạn sẽ có thể:
• Tạo một dự án Vivado với các tệp mã nguồn VHDL cho mục tiêu triển khai trên một thiết bị FPGA cụ thể nằm trên bộ kit Artix-7 AC701
• Sử dụng tệp Xilinx Design Constraint (XDC) được cung cấp để ràng buộc các vị trí chân trên chip FPGA tới các cổng vào ra của thiết kế
• Mô phỏng thiết kế bằng trình mô phỏng Vivado
• Tổng hợp và triển khai thiết kế
• Tạo bitstream
• Cấu hình FPGA bằng cách sử dụng bitstream được tạo và xác minh chức năng
Sources Download link:
https://drive.google.com/file/d/177Ds0X90aDvxpOPeUqX5Yd0XLyk8WtTi/view?usp=sharing